Realisieren Sie einen Flip-Flop mit den Eingngen CLK, D, EN und RST sowie den Ausgngen Q und Q der sich bei positiven Taktflanken von CLK wie folgt verhlt: RST = 0 und EN=0: Ausgang Q wird gehalten. RST = 0 und EN=1: Eingang D wird gespeichert und an Ausgang Q ausgegeben. RST = 1 und EN=0: Ausgang Q wird gehalten. RST = 1 und EN=1: Flip-Flop wird synchron zurckgesetzt. Der Wert 0 wird gespeichert und an Ausgang Q ausgegeben. Verwenden Sie dazu einen D-Flip-Flop sowie beliebige kombinatorische Gatter.

2. Ein neuer Latch-Typ namens WG-Latch soll mittels eines SR-Latches und Basisgattern (NOT, AND, OR, auch AND3, OR3, ...) realisiert werden. Dabei soll der Ausgang Q des WG-Latch der Ausgang Q des verbauten SR-Latches sein. Die Interpretation der freien Eingnge W und G ist durch folgende Zustandsbergangstabelle gegeben.

Geben Sie das Schaltbild des WG-Latches an. Nutzen Sie dafr ein SR-Latch und Basisgatter.