module DDS$\_$Square $($input DAC$\_$clk$,$ output $[9$:$0]$ DAC$\_$data$)$;

reg $[15$:$0]$ cnt;

always @$($posedge DAC$\_$clk$)$ cnt cnt $+16\text{'}$h$1$;

wire cnt tap $=cnt[6]$;

assign DAC$\_$data cnt$\_$tap